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    本發明提供一種半導體積體電路，其包括：一第一電壓供應單元；一第二電壓供應單元，其配置成供應具有不同於該第一電壓供應單元位準的電壓；及一電壓穩定單元，其連接在該第一電壓供應單元與該第二電壓供應單元之間，且包括至少一放電路徑，該放電路徑包括：一箝制部分，其配置成暫時下降從該第一電壓供應單元或該第二電壓供應單元所導入的一電壓之位準；及一放電部分，其配置成使已通過該箝制部分的電壓放電到該第二電壓供應單元或該第一電壓供應單元。
    公开号:TW201310912A
    申请号:TW101101395
    申请日:2012-01-13
    公开日:2013-03-01
    发明作者:Jong-Su Kim
    申请人:Hynix Semiconductor Inc；
    IPC主号:H03K5-00
    专利说明:
    具有電壓穩定電路的半導體積體電路
    本發明關於一種半導體積體電路，且更具體而言，係關於一種具有需要較小的電路面積與放出靜電的電壓穩定電路之半導體積體電路。
    一種設計成使用低於5V的電源供應之半導體積體電路會由導入及產生的靜電而造成損壞或破壞。
    為了防止靜電導入一半導體積體電路，一種半導體積體電路可具有一靜電保護電路。
    舉例來說，一靜電保護電路可在一焊墊與一電源供應端子之間安置一逆向二極體以放出靜電。這種逆向二極體是由實施一MOS電晶體結構所形成。
    不過，藉以防止因靜電造成損壞之MOS電晶體式逆向二極體的尺寸較大。該大的逆向二極體尺寸可防止半導體積體密度的增加。
    在以下的內容說明一種可降低電路面積及放出靜電的半導體積體電路。
    在本發明之一示例性具體實施例中，一種半導體積體電路包括：一第一電壓供應單元；一第二電壓供應單元，其配置成供應具有不同於該第一電壓供應單元位準之電壓；及一電壓穩定單元，其連接在該第一電壓供應單元與該第二電壓供應單元之間，且包括至少一放電路徑，該放電路徑包括：一箝制部分，其配置成暫時下降從該第一電壓供應單元或該第二電壓供應單元所導入的一電壓之位準；及一放電部分，其配置成使已通過該箝制部分的電壓放電至該第二電壓供應單元或該第一電壓供應單元。
    在本發明之另一示例性具體實施例中，一種半導體積體電路包括：一第一放電路徑，其連接在一電源電壓供應單元與一焊墊之間，且包括一第一箝制部分，其連接至該焊墊；及一第一放電部分，其連接在該第一箝制部分與該電源電壓供應單元之間；及一第二放電路徑，其連接在該焊墊與一接地電壓供應單元之間，且包括一第二箝制部分，其連接至該焊墊；及一第二放電部分，其連接在該第二箝制部分與該接地電壓供應單元之間。
    以下將透過示例性具體實施例並參考附屬圖式說明根據本發明之一種具有電壓穩定電路的半導體積體電路。
    請參考第1圖，一半導體積體電路100包括一第一電壓供應單元120、一第二電壓供應單元150與一電壓穩定單元200。
    該第一電壓供應單元120與該第二電壓供應單元150可供應不同電壓位準。舉例來說，該第一電壓供應單元120與該第二電壓供應單元150可如同一電源電壓供應單元VDD、一接地電壓供應單元VSS與一焊墊來操作，該焊墊為具有一外部信號的一端子。該第一電壓供應單元120與該第二電壓供應單元150選擇來執行不同的功能。
    該電壓穩定單元200連接在該第一供應單元120與該第二電壓供應單元150之間。該電壓穩定單元200可包括一箝制部分250a與一放電部分250b。
    在該電壓穩定單元200的箝制部分250a與放電部分250b之相對位置可根據該第一電壓供應單元120與該第二電壓供應單元150的電壓位準而定。
    請參考第1圖，該箝制部分250a與該放電部分250b之一連接節點定義為「A」。該箝制部分250a可設置在連接相對高位準的一電源供應單元之A的一側，且該放電部分250b可設置在連接相對低位準的一電源供應單元之A的一側。舉例來說，該相對高位準的電壓供應為該第一電壓供應單元120，而該相對低位準的電壓供應為該第二電壓供應單元150。
    舉例來說，當一峰值電壓(例如從該第一電壓供應單元120導入的靜電)輸入該箝制部分250a時，該箝制部分250a可發生暫時向下緩衝該峰值電壓的效用。換言之，該箝制部分250a暫時放出電荷，並箝制該峰值電壓。該箝制部分250a可包括一順向二極體，例如連接成一順向二極體的一NMOS或PMOS電晶體。不過，本發明並不侷限在一NMOS或PMOS電晶體，且可使用一多晶矽電阻器或一金屬電阻器。
    該放電部分250b可連接在該連接節點A與該第二電壓供應單元150之間，且發生放出一緩衝峰值電壓。該放電部分250b可包括一逆向二極體，例如連接成一逆向二極體的一NMOS或PMOS電晶體。參考符號Cj代表在該逆向二極體的接合區域形成的一寄生接合電容器。該放電部分250b放出先被該箝制部分250a箝制的峰值電壓。
    該放電部分250b可使用一小電路面積移除靜電。具有實質電路面積的一MOS電晶體未在本發明用來放出整個峰值電壓。但在本發明中，該箝制部分250a主要降低一峰值電壓的電壓位準。由於一電壓與一相對低位準的電荷輸入該放電部分250b，所以靜電可容易放出而不需使用一大電路面積。
    本發明之半導體積體電路如何操作係說明如下。雖然本發明未受到以下說明的限制，但以下的說明將假設該第一電源供應單元120的電壓位準高於該第二電壓供應單元150的電壓位準。
    當一相對高位準的電壓(例如靜電)從該第一電源供應單元120輸入至該箝制部分250a時，該箝制部分可箝制該輸入的電壓。然後，該箝制電壓經由該放電部分250b放出。
    請參考第2A圖與第2C圖，一半導體積體電路100a可包括一電壓穩定單元210，其中包括兩放電路徑(第一放電路徑path1與第二放電路徑path2)。該電壓穩定單元210形成在一電源電壓供應單元121(VDD)與一接地電壓供應單元151(VSS)之間。
    該電壓穩定單元210可包括一第一放電路徑path1與一第二放電路徑path2。該第一放電路徑path1配置成放出從該電源電壓供應單元121所輸入的一峰值電壓，且該第二放電路徑path2配置成放出從該接地電壓供應單元151所輸入的一峰值電壓。
    該第一放電路徑path1可包括：一第一NMOS電晶體N1，其功能如同一箝制部分250a；及一第一PMOS電晶體P1，其功能如同一放電部分250b。該第一NMOS電晶體N1可連接成一順向二極體，以產生如同一實際電阻器的功能。更具體而言，該第一NMOS電晶體N1包括：一汲極，其連接至該電源電壓供應單元121；一閘極，其連接至該汲極；及一源極，其連接至該第一PMOS電晶體P1。相反地，該第一PMOS電晶體P1可連接成一逆向二極體以放出電荷。更具體而言，該第一PMOS電晶體P1包括：一源極，其連接至該第一NMOS電晶體N1的源極；一閘極，其連接至該源極；及一汲極，其連接至該接地電壓供應單元151。
    該第二放電路徑path2可包括：一第二NMOS電晶體N2，其功能如同一放電部分250b；及一第二PMOS電晶體P2，其功能如同一箝制部分250a。在該第二NMOS電晶體N2中，一閘極與一源極彼此連接形成一逆向二極體。相反地，在該第二PMOS電晶體P2中，一閘極與一汲極彼此連接形成一順向二極體。
    請參考第2B圖，該第一放電路徑path1具有一等效電路，其中一順向二極體FD1與一逆向二極體RD1連接在一電源電壓供應單元VDD與一接地電壓供應單元VSS之間。在該第一放電路徑path1中，如果從該電源電壓供應單元VDD所輸入的一電壓為峰值，橫跨該順向二極體FD1的兩端發生一電壓降。因此，如參考符號x1所示，一峰值電壓部分(即是，對應該電壓峰值的一部份)會被箝制。然後，該箝制電壓傳輸至放電部分250b並放出。
    請參考第2C圖，當施加一容許電壓時，在一寄生接合電容器Cj的一空乏區域D會逐漸減少，且接合電容量增加。如果輸入一峰值電壓到達數百至數千伏特時，例如靜電，該寄生接合電容器Cj可能損壞。不過，在本具體實施例中，當一峰值電壓已被箝制的電壓供應給放電部分25b時，一空乏區域D會減少，且接合電容量增加。
    該第二放電路徑path2在該型式上具有一等效電路，該形式為一逆向二極體RD2與一順向二極體FD2連接在該電源電壓供應單元VDD與該接地電壓供應單元VSS之間。如果從該接地電壓供應單元VSS輸入的一電壓為峰值，該第二放電路徑path2可當作放出該峰值電壓之間的一路徑。該第二放電路徑path2的工作原理與該第一放電路徑path1的工作原理相同。
    請參考第3A圖，根據本具體實施例之半導體積體電路100b可包括一電壓穩定單元220，其具有一第一放電路徑path1與一第二放電路徑path2。該電壓穩定單元220形成在一焊墊125與一接地電壓供應單元151之間。該焊墊125可為接收資料或信號的一焊墊。
    如第3A圖與第3B圖所示，該第一放電路徑path1與該第二放電路徑path2當作用於從該焊墊125放出一峰值電壓或一峰值信號的路徑使用。該第一放電路徑path與該第二放電路徑path2可配置成對接地電壓供應單元151放出電壓。因此，該第一放電路徑path1與該第二放電路徑path2可具有實質相同的構造。
    該第一放電路徑path1與該第二放電路徑path2可包括一箝制部分250a與一放電部分250b。該箝制部分250a可包括一第一NMOS電晶體N1與一第二NMOS電晶體N2，其功能如同一順向二極體。該第一NMOS電晶體N1與該第二NMOS電晶體N2連接在該焊墊125與該放電部分250b之間。該放電部分250b可包括一第一PMOS電晶體P1與一第二PMOS電晶體P2。該第一PMOS電晶體P1與該第二PMOS電晶體P2連接在該箝制部分250a與該接地電壓供應單元151之間。
    為了改善緩衝效率，構成該箝制部分250a之第一NMOS電晶體N1與第二NMOS電晶體N2的寬度可以不同。例如，該第一NMOS電晶體N1的寬度W1可大於該第二NMOS電晶體N2的寬度W2。
    當一NMOS電晶體的寬度增加時，其漏電流會增加。因此，因為加速放電會隨著該增加的漏電流而發生，所以藉由增加該第一NMOS電晶體N1與第該二NMOS電晶體N2的寬度可達成高箝制。
    增加一MOS電晶體的寬度可藉由直接增加一主動區域(參見第3C圖)的寬度W1之方法、或形成一梳狀(參見第3D圖)的閘極電極GATE1之方法予以達成。藉由形成一梳狀的閘極電極，可維持一主動區域的寬度W，但會增加該有效寬度。在第3D圖中，一閘極GATE代表一正常MOS電晶體的一閘極結構。
    請參考第4A圖，該箝制區域250a的漏電流亦可藉由選擇性降低第一NMOS電晶體N1的通道長度L1與第二NMOS電晶體N2的通道長度L2予以增加。
    舉例來說，請參考第4B圖，藉由將該第二NMOS電晶體N2的通道長度L2設計成比該第一NMOS電晶體N1的通道長度L1更窄可增加漏電流。
    請參考第5圖，如果一高電壓或一峰值電壓施加給一焊墊125，第一PMOS電晶體P1與第二PMOS電晶體P2可當作箝制部分250a使用。
    一半導體積體電路100c可包括一電壓穩定單元220a，其在一接地電壓供應單元151與一焊墊125之間具有相同結構的第一放電路徑path1與第二放電路徑path2。
    該第一放電路徑path1與該第二放電路徑path2可包括一放電部分250b與一箝制部分250a，其連接在接地電壓供應單元151與焊墊125之間。
    該放電部分250b可包括第一NMOS電晶體N1與第二NMOS電晶體N2，其連接在該接地電壓供應單元151與一相對應放電路徑的箝制部分250a之間。該第一NMOS電晶體N1與該第二NMOS電晶體N2可配置成一逆向二極體，其中一閘極與一汲極彼此連接。
    該箝制部分250a可包括第一PMOS電晶體P1與第二PMOS電晶體P2，其連接在一對應放電路路徑的放電部分250b與焊墊125之間。該等PMOS電晶體可配置成具有一閘極與一源極，其彼此連接形成一順向二極體配置。
    如上所述，在該箝制部分250a的第一PMOS電晶體P1與第二PMOS電晶體P2可修改寬度W1與W2及通道長度L1與L2以增加漏電流，所以可增加緩衝效率與箝制效率。
    請參考第6A圖與第6B圖，一電源電壓供應單元121與一接地電壓供應單元151之間的第一放電路徑path1與該第二放電路徑path2之箝制部分250a的配置是從第2A圖所示的配置來修改。
    舉例來說，在一半導體積體電路100d中，該第一放電路徑path1與該第二放電路徑path2的箝制部分250a可包括串聯連接的一對順向二極體FD1與FD2(或FD3與FD4)。
    該第一放電路徑path1的順向二極體FD1與FD2可包括NMOS電晶體N11與N12。一閘極與一汲極(連接VDD的一接合端子)在該等NMOS電晶體N11與N12係彼此連接。該第二放電路徑path2的順向二極體FD3與FD4可包括該等PMOS電晶體P21與P22。一閘極與一汲極(連接VSS的一接合端子)在該等PMOS電晶體P11與P22係彼此連接。
    藉由使用串聯連接的順向二極體FD1與FD2(或FD3與FD4)所配置成的箝制部分250a，可增加橫跨該等順向二極體的電壓降。
    此外，雖然本具體實施例描述在該箝制部分250a的一對順向二極體FD1與FD2(或FD3與FD4)，但連接兩個以上的順向二極體亦在本發明的範疇內。
    第7A圖與第7B圖為顯示第2A圖所示之具體實施例的另一變化。
    請參考第7A圖與第7B圖，一半導體積體電路100e包括第一放電路徑path1與第二放電路徑path2，其每一者在一電壓穩定單元230中具有一箝制部分250a。每一箝制部分250a可包括一順向二極體FD1或FD2、與電阻器R1或R2。該等電阻器R1與R2係並聯連接該等順向二極體FD1或FD2。因此，可進一步增加該箝制部分250a的電壓降效率。
    請參考第8A圖與第8B圖，一半導體積體電路100f可包括一電源電壓供應單元121、一焊墊125、一接地電壓供應單元151、及一結合的電壓穩定單元240。
    該結合的電壓穩定單元240可包括一第一放電部分242與一第二放電部分245。
    該第一放電部分242可放出在該焊墊125與該電源電壓供應單元121之間產生的靜電。該第一放電部分242可包括連接在該電源電壓供應單元121與該焊墊125之間的一第一放電部分250b_1與一第一箝制部分250a_1。該第一放電部分250b_1可包括一NMOS電晶體，其一閘極與一源極彼此連接形成一逆向二極體。該第一箝制部分250a_1可包括一PMOS電晶體，其一閘極與一汲極彼此連接以形成一順向二極體。
    該第二放電部分245係放出在該焊墊125與該接地電壓供應單元151之間產生的靜電。該第二放電部分245可包括連接在該焊墊125與該接地電壓供應單元151之間的一第二箝制部分250a_2與一第二放電部分205b_2。該第二箝制部分250a_2可為一NMOS電晶體，其一閘極與一汲極係彼此連接。該第二放電部分250b_2可為一PMOS電晶體，其一閘極與一源極係彼此連接。
    當靜電從該焊墊125導入時，根據該靜電的型式，一電壓降主要係藉由在該電源電壓供應單元121與該接地電壓供應單元151的方向配置的第一箝制部分250a_1或第二箝制部分250a_2而發生。然後，最終放電係由該第一放電部分250b_1或該第二放電部分250b_2來實施。
    根據本發明，一電壓穩定電路具有一箝制部分，其包括：一順向二極體，其配置成主要箝制及緩衝靜電；及一逆向二極體，其配置成放出被緩衝與被箝制的靜電，其係為介於電壓源之間可能漏出的靜電。
    當一峰值電壓(例如靜電)由該箝制部分箝制至一指定位準時，一穩定的箝制電壓提供給一放電部分。因此，該放電部分的額外電路面積可不包括來移除靜電。因此，一靜電保護電路的面積可減少，且一半導體電路可具有一高積體度。
    雖然以上已說明某些具體實施例，但本技術專業人士應瞭解，所述的該等具體實施例只是示例。因此，此處所述之具有一電壓穩定電路的半導體積體電路未受限於所述的具體實施例，而是此處所述的具有一電壓穩定電路的半導體積體電路必須只受限於以上說明及附屬圖式所依據的該等申請專利範圍。
    100．．．半導體積體電路
    100a．．．半導體積體電路
    100b．．．半導體積體電路
    100c．．．半導體積體電路
    100d．．．半導體積體電路
    100e．．．半導體積體電路
    100f．．．半導體積體電路
    120．．．第一電壓供應單元
    121．．．電源電壓供應單元
    125．．．焊墊
    15．．．第二電壓供應單元
    151．．．接地電壓供應單元
    200．．．電壓穩定單元
    210．．．電壓穩定單元
    220．．．電壓穩定單元
    220a．．．電壓穩定單元
    225．．．電壓穩定單元
    230．．．電壓穩定單元
    240．．．電壓穩定單元
    242．．．第一放電部分
    245．．．第二放電部分
    250a．．．箝制部分
    250a_1．．．第一箝制部分
    250a_2．．．第二箝制部分
    250b．．．放電部分
    250b_1．．．第一放電部分
    250b_2．．．第二放電部分
    A．．．連接節點
    Cj．．．寄生接合電容器
    CT．．．接觸區域
    D．．．空乏區域
    FD．．．順向二極體
    FD1．．．順向二極體
    FD2．．．順向二極體
    FD3．．．順向二極體
    FD4．．．順向二極體
    GATE．．．閘極
    GATE1．．．閘極電極
    L1．．．通道長度
    L2．．．通道長度
    N1．．．第一NMOS電晶體
    N11．．．NMOS電晶體
    N12．．．NMOS電晶體
    N2．．．第二NMOS電晶體
    P1．．．第一PMOS電晶體
    P2．．．第二PMOS電晶體
    P21．．．PMOS電晶體
    P22．．．PMOS電晶體
    path1．．．第一放電路徑
    path2．．．第二放電路徑
    R1．．．電阻器
    R2．．．電阻器
    RD1．．．逆向二極體
    RD2．．．逆向二極體
    VDD．．．電源電壓供應單元
    VSS．．．接地電壓供應單元
    W．．．寬度
    W1．．．寬度
    W2．．．寬度
    x1．．．峰值電壓部分
    x2．．．箝制負尖峰部分
    特徵、態樣及具體實施例係連同附屬圖式說明，其中：
    第1圖為本發明之一態樣的方塊圖。
    第2A圖為根據本發明具體實施例的一種具有電壓穩定電路之半導體積體電路的電路圖。
    第2B圖為第2A圖的等效電路圖。
    第2C圖為例示第2B圖的接合電容器之半導體積體電路的部份截面圖。
    第3A圖為根據本發明另一具體實施例的一種具有電壓穩定電路之半導體積體電路的電路圖。
    第3B圖為第3A圖的等效電路圖。
    第3C圖與第3D圖為例示第3A圖中包含箝制部分的MOS電晶體之平面圖。
    第4A圖為根據本發明另一具體實施例的一種具有電壓穩定電路的半導體積體電路之電路圖。
    第4B圖為例示第4A圖中包括箝制部分的MOS電晶體之平面圖。
    第5圖　為根據本發明另一具體實施例的一種具有電壓穩定電路的半導體積體電路之電路圖。
    第6A圖為根據本發明另一具體實施例的一種具有電壓穩定電路的半導體積體電路之電路圖。
    第6B圖為第6A圖的等效電路圖。
    第7A圖為根據本發明另一具體實施例的一種具有電壓穩定電路的半導體積體電路之電路圖。
    第7B圖為第7A圖的等效電路圖。
    第8A圖為根據本發明另一具體實施例的一種具有電壓穩定電路的半導體積體電路之電路圖。
    第8B圖為第8A圖的等效電路圖。
    100．．．半導體積體電路
    120．．．第一電壓供應單元
    150．．．第二電壓供應單元
    200．．．電壓穩定單元
    250a．．．箝制部分
    250b．．．放電部分
    Cj．．．寄生接合電容器
    权利要求:
    Claims (22)
    [1] 一種半導體積體電路，其包含：一第一電壓供應單元；一第二電壓供應單元，其配置成供應位準不同於該第一電壓供應單元之位準的一電壓；及一電壓穩定單元，其連接在該第一電壓供應單元與該第二電壓供應單元之間，且包括至少一放電路徑，該放電路徑包括：一箝制部分，其配置成暫時降低從該第一電壓供應單元或該第二電壓供應單元導入的一電壓位準；及一放電部分，其配置成使已通過該箝制部分的電壓放電至該第二電壓供應單元或該第一電壓供應單元。
    [2] 如申請專利範圍第1項所述之半導體積體電路，其中該第一電壓供應單元為一電源電壓供應單元，且該第二電壓供應單元為一接地電壓供應單元。
    [3] 如申請專利範圍第2項所述之半導體積體電路，其中該電壓穩定單元的放電路徑包含：一第一放電路徑，其配置成放出從該電源電壓供應單元導入的靜電至該接地電壓供應單元；及一第二放電路徑，其配置成放出從該接地電壓供應單元導入的靜電至該電源電壓供應單元。
    [4] 如申請專利範圍第3項所述之半導體積體電路，其中該第一放電路徑包含：一第一箝制部分，其連接至該電源電壓供應單元；及一第一放電部分，其連接在該第一箝制部分與該接地電壓供應單元之間。
    [5] 如申請專利範圍第4項所述之半導體積體電路，其中該第二放電路徑包含：一第二放電部分，其連接至該電源電壓供應單元；及一第二箝制部分，其連接在該第一放電部分與該接地電壓供應單元之間。
    [6] 如申請專利範圍第1項所述之半導體積體電路，其中該箝制部分包括一順向二極體；及其中該順向二極體基於一MOS電晶體結構來形成。
    [7] 如申請專利範圍第6項所述之半導體積體電路，其中構成該箝制部分的複數個順向二極體為串聯連接。
    [8] 如申請專利範圍第6項所述之半導體積體電路，其中該箝制部分更包括一電阻器，其並聯連接至該順向二極體。
    [9] 如申請專利範圍第1項所述之半導體積體電路，其中該第一電壓供應單元為一焊墊，且該第二電壓供應單元為一接地電壓供應單元。
    [10] 如申請專利範圍第9項所述之半導體積體電路，其中該電壓穩定單元包含第一放電路徑與第二放電路徑，其配置成從該焊墊放出靜電至該接地電壓供應單元。
    [11] 如申請專利範圍第10項所述之半導體積體電路，其中該第一放電路徑包含：一第一箝制部分，其連接至該焊墊；及一第一放電部分，其連接在該第一箝制部分與該接地電壓供應單元之間；及其中該第二放電路徑包含：一第二箝制部分，其連接至該焊墊；及一第二放電部分，其連接在該第二箝制部分與該接地電壓供應單元之間。
    [12] 如申請專利範圍第11項所述之半導體積體電路，其中該第一箝制部分與該第二箝制部分包含MOS電晶體，其以一順向二極體型式連接。
    [13] 如申請專利範圍第12項所述之半導體積體電路，其中構成該第一箝制部分的MOS電晶體比構成該第二箝制部分的MOS電晶體有更大的漏電流。
    [14] 如申請專利範圍第12項所述之半導體積體電路，其中構成該第一箝制部分的MOS電晶體之寬度大於構成該第二箝制部分的MOS電晶體之寬度。
    [15] 如申請專利範圍第12項所述之半導體積體電路，其中構成該第一箝制部分的MOS電晶體之通道長度短於構成該第二箝制部分的MOS電晶體之通道長度。
    [16] 一種半導體積體電路，其包含：一第一放電路徑，其連接在一電源電壓供應單元與一焊墊之間，且包括：一第一箝制部分，其連接至該焊墊；及一第一放電部分，其連接在該第一箝制部分與該電源電壓供應單元之間；及一第二放電路徑，其連接在該焊墊與一接地電壓供應單元之間，且包括：一第二箝制部分，其連接至該焊墊；及一第二放電部分，其連接在該第二箝制部分與該接地電壓供應單元之間。
    [17] 如申請專利範圍第16項所述之半導體積體電路，其中該第一箝制部分與該第二箝制部分之每一者包含一順向二極體。
    [18] 如申請專利範圍第16項所述之半導體積體電路，其中該第一箝制部分包含一PMOS電晶體，其以一順向二極體型式連接；及其中該第二箝制部分包含一NMOS電晶體，其以該順向二極體型式連接。
    [19] 如申請專利範圍第16項所述之半導體積體電路，其中該第一放電部分與該第二放電部分之每一者包含一逆向二極體。
    [20] 如申請專利範圍第18項所述之半導體積體電路，其中該第一放電部分包含一NMOS電晶體，其以一逆向二極體型式連接；及其中該第二箝制部分包含一PMOS電晶體，其以該逆向二極體型式連接。
    [21] 一種半導體積體電路，其包含：一第一放電路徑，其連接在一第一電壓供應單元與一第二電壓供應單元之間，且包括：一順向二極體，其連接至該第一電壓供應單元；及一逆向二極體，其連接在該順向二極體與該第二電壓供應單元之間；及一第二放電路徑，其連接在該第二電壓供應單元與一第一電壓供應單元之間，且包括：一第二順向二極體，其連接至該第二電壓供應單元；及一第二逆向二極體，其連接在該第二順向二極體與該第一電壓供應單元之間。
    [22] 如申請專利範圍第21項所述之半導體積體電路，其中該第一電壓供應單元供應高於該第二電壓供應單元的一電壓位準。
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